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HDL設計のメリット – 設計の効率化

・半導体ベンダにとらわれない（ベンダ・フリー）設計が可能
設計してから半導体ベンダを選択することができ、論理合成時に用いるライブラリを変更するだけで、各社のネットリストに対応することが可能

・論理合成にいよる設計期間短縮
論理圧縮や遅延量の制御は、論理合成の得意とするところ。論理式から回路を生成する点においては、驚くほど期間短縮を達成できる

・設計資産の活用
半導体ベンダにとらわれない設計ができる点だけでも、設計資産の活用といえるかもしれません。さらに、HDLライブラリの構築も可能となります。カウンタ、シフト・レジスタなどの小規模なものから、オリジナルのCPUコア、画像圧縮伸張コアなどの大規模なものまでライブラリ化すれば、強力な設計資産となりえるでしょう。

HDL設計のメリット – 設計精度の向上

近年、シミュレーションによる検証の重要性が増してきています。
・回路規模の増大
・動作周波数の向上
・個々の部品の高機能化、高集積化
などのため、安易にボードを作成しても満足に動作しない場合が多くなっています。

このため、ボード全体のシミュレーションを行うことが、確実に動作させるための唯一の手段となりつつあります。
HDL設計を利用することで「検証精度」が向上する理由を考えて見ます。
・設計の途中で検証ができる
・入力の印加、出力の観測・比較が容易
・システムレベルでの検証が行える
などの理由があると思います。

HDL設計のデメリット

・現状の論理合成は単層同期回路向き
非同期回路や多層の回路では、タイミング条件が複雑になるため、論理合成時の最適化が単層ほど容易ではありません。しかし、非同期回路に関してのさまざまな工夫が各ベンダ、設計者によって行われています。

・ツール類が高価
HDLのソースファイルの作成は、普通のテキストエディタで十分に行えます。しかし、HDLシミュレータや論理合成ツールの購入には費用が必要です。気軽に購入できる金額ではありません。

ですが、機能制約などがありながらも無償で提供されるツール類もありますので、学習目的などで試してみるには十分な環境がそろいます。本サイトでは、xilinx社製の無償ツールを利用してVerilog HDLを学習していきます。