[Verilog] HDL設計のメリット/デメリット
2009/03/24
HDL設計のメリット – 設計の効率化
・半導体ベンダにとらわれない（ベンダ・フリー）設計が可能
設計してから半導体ベンダを選択することができ、論理合成時に用いるライブラリを変更するだけで、各社のネットリス [...]
[Verilog] HDLって何だ？
2009/03/24
HDL記述言語と論理合成
HDLとは？
HDL(Hardware description language;ハードウェア記述言語)は、文字通りハードウェアを記述するための言語です。ここでいうハード
ウェアというのは、主に [...]
[Verilog] 触ればわかるVerilog HDL
2009/03/06
「Verilog HDL」と聞いて、すぐに、あのことだ！とわかる方は少ないかもしれません。
私も少し前まではそうだったのですが、仕事上で使うことになって、ようやくここ一ヶ月でなんとかわかってきました。
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